반도체 설계과정 중 layout 진행 전 pre simulation과 실제 layout의 parasitic을 포함하여 확인하는 post simulation 이 있다. 미세공정, high speed로 갈수록 pre/post simulation 간의 오차도 커지고, parasitic에 의한 영향도 중요해져 간다. 중요한 block의 경우 circuit engineer와 layout engineer 간에 수차례의 iteration 이 발생할 수 있다. 물론 정석대로 튜닝 과정에서 즉각 즉각 layout 에 반영하는 것이 방법일 수도 있지만, 크게 net이 바뀌지 않고, TR sizing 만 필요할 경우는 Back annotation 과정을 통해 layout 반영을 생략할 수 있다. 즉 애초에 layout 된 ..